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法律指立法机关或国家机关制定，国家政权保证执行的行为规则的总称，反映由特定物质生活条件所决定的统治阶级意志的规范体系，马克思说：“社会不是以法律为基础的，那是法学家的幻想。
”萨维尼认为，"法律只能是土生土长和几乎是盲目地发展，不能通过正式理性的立法手段来创建。"中华优秀传统文化蕴含着丰富的法治思想，强调法律对国家秩序的重要性。中国是属于大陆法系国家，大陆法系继承罗马法，也称罗马法系、罗马－日耳曼法系。
德国耶林说：“罗马帝国曾三次征服世界，第一次以武力，第二次以宗教，第三次以法律，唯有法律征服世界是最为持久的征服。”中华人民共和国宪法以法律的形式确认了中国各族人民奋斗的成果，规定了国家的根本制度和根本任务，是国家的根本法，具有最高的法律效力。
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History and Description of Mr Tebbutt's Observatory （页面存档备份，存于互联网档案馆） Astronomical Memoirs （页面存档备份，存于互联网档案馆） John Tebbutt Memorial Collection （页面存档备份，存于互联网档案馆） Article includes material from Project Gutenberg of Australia （页面存档备份，存于互联网档案馆）, which is in the public domain.
时序收敛（英語：Timing closure）是现场可编程逻辑门阵列、特殊應用積體電路等集成电路设计过程中，调整、修改设计等迭代性的设计流程，确保在时钟驱动的同步電路中所有电磁信号满足邏輯閘的时序要求（与系统时钟相关的时序约束、时钟频率等），保证目标时钟频率下正确的数据传输和可靠运行。为了完成上述过程，工程师常常需要在电子设计自动化工具辅助下工作。“时序收敛”一词有时也用于表达这些要求最终被满足的状态。 同步电路由两类原语元件构成：无记忆地处理逻辑函数的组合逻辑门（如非门、与门、或门、与非门、或非门、异或门等），以及能存储数据并由时钟信号触发的时序逻辑电路元件（如触发器、锁存器、寄存器）。通过时序收敛，可以通过改进布局和重构网表等手段来调整电路，以减少路径延迟并确保逻辑门的信号在所需的时钟时序之前完成有效作用。 随着集成电路设计变得日益复杂，包含数十亿个晶体管和高度互联的逻辑，确保所有关键时序路径满足约束的任务也变得愈发困难。未能满足这些时序要求可能导致功能性故障、不可预测的后果或系统级失效。 因此，时序收敛并不是一个简单的最终验证步骤，而是一项全面的迭代优化流程，包括持续改进设计的逻辑结构和物理实现，例如调整门级逻辑结构、精炼放置与互连，以便在整片芯片范围内可靠地满足所有时序约束。
在IC设计过程中，IC布局应满足几何约束和时序约束。几何约束指物理设计中由封装/制造工艺强加的规则，例如单元对齐的正确性和最小布线间距。时序约束指所有信号路径应满足的时序要求。通常，在触发器输出信号于时钟沿发生改变之前，该信号在元件内还应保持稳定一段时间，这称为建立时间（setup time）。在电磁信号到达下一级触发器并在时钟沿被采样之后，信号在存储元件中还应保持稳定一段时间，这称为保持时间（hold time）。时序约束分为两类： 建立时间约束（长路径约束）： 这类约束规定在触发器时钟沿之前数据输入信号应保持稳定的时间长度，以便数据有足够时间通过一条逻辑路径传播并在下一个时钟沿之前到达下一级触发器。如果路径延迟过长，可能违反建立时间约束，导致错误数据被锁存。 保持时间约束（短路径约束）： 这类约束规定在触发器时钟沿之后数据输入信号应保持稳定的时间长度。违反保持时间约束可能导致亚稳态或其他不期望的行为。 保持时间约束公式： t l o g i c > t h − t c − q {\displaystyle t_{logic}>t_{h}-t_{c{-}q}}
深入分析
在逻辑综合和约束分析之后，设计会经历静态时序分析（STA），这是验证电路是否满足其定义的时序约束的基本、迭代过程（在FPGA中亦然）。在STA中，通常假设时钟偏移可以忽略，并在后续时钟树综合阶段再处理。静态时序分析工具（如Cadence Tempus、Synopsys PrimeTime、Intel Timing Analyzer等）能够在无需仿真的情况下评估设计中的所有时序路径，因此非常适合进行可扩展且全面的分析。在静态时序分析中，组合电路可表示为有向无环图（DAG），其中每个节点的权重对应于导线（或逻辑门）的延迟。 在此过程中，静态时序分析引擎会计算：
路径延迟（Path delays）：从一个寄存器经过组合逻辑到另一个寄存器的总延迟。 余量（Slack）：所需到达时间与实际到达时间之间的差值。 关键路径（Critical paths）：余量最小（或为零）的最长路径。 违例（Violations）：余量为负的路径，表示时序不满足。
RAT = 所需到达时间（required arrival time） AAT = 实际到达时间（actual arrival time） RAT指信号在时序要求下最迟可以发生转换的时间；AAT指信号实际发生转换的最迟时间（在每个节点的输出端定义）。若某一输出的余量为负，则表示电路未能满足时序；若所有输出的余量为正，则表示电路满足时序。
相关内容介绍
单点时钟树由单一时钟源出发，以树状结构将时钟信号分发到所有时序元件。该方法易于实现，适用于低频或多时钟的设计。但对于高频或大规模设计不太适合，因为路径不对称会导致较大的时钟偏移。
多源时钟树结合了单点时钟树和时钟网格的优点。将设计划分为多个子模块，每个子模块拥有自己的局部时钟源。该结构在降低偏斜的同时减少功耗与面积消耗，因而非常适合大规模设计。
放置完成后，设计自动化工具会生成连线，将单元在物理上连接起来。实际布线会引入真实的寄生电阻—电容（RC）效应，这些寄生会影响信号延迟。此外，最终布线给出了导线长度与拥塞信息，从而使时序分析更加精确。
详细信息
提速或作为延迟元件： 缓冲器能通过更好地驱动长线与大负载电容来降低路径延迟。在关键路径中插入缓冲器可以减小等效电阻，从而改善信号传播性能。另一方面，缓冲器也可以有意放置以引入固定延迟，用于时序对齐。 改善转换陡峭度（改变上/下沿时间）： 上/下沿缓慢的信号会引起不稳定开关和时序违例。缓冲器可以“锐化”信号边缘，改善跃变斜率，从而使数字行为更稳定，减少毛刺、直通电流和误触发。 屏蔽电容性负载（缓解大负载）： 若某逻辑门驱动大量下游门或长导线，总负载电容会很大，导致该门输出响应变慢。在该门与其重负载之间插入缓冲器，可以将负担转移到缓冲器上，使原门仅需驱动缓冲器，而不必直接驱动全部负载。但可能以增大使用面积，提高功耗为代价。
克隆（Cloning）：复制门以减少负载电容或在多条路径间平衡负载。 重构输入/输出树（Redesigning the I/O tree）：改变信号分配或接收方式以改善时序或减轻拥塞。 交换可交换端口（Swapping commutative pins）：对可交换输入（如AND、OR）的输入重新排序，以优化关键路径并改变连接关系。 门分解（Gate decomposition）：将复杂门拆解为更简单的门，例如用NAND-NAND代替 AND-OR，并利用CMOS反相器简化实现以缩短路径延迟。 布尔重构（Boolean restructuring）：应用布尔代数规则简化或重表达逻辑式，常能最小化路径延迟或得到更小的实现。
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